rom/verilog/bootrom.v

@@ -31,9 +31,9 @@ module bootrom #(
         `endif
         .Q(RDATA),
         .CLK(CLK),
-        .CEN(EN),
+        .CEN(!EN),
         .A(W_ADDR),
-        .EMA(3'b000),
+        .EMA(3'b010),
         .TEN(1'b1),
         .BEN(1'b1),
         .TCEN(1'b0),
@@ -43,4 +43,4 @@ module bootrom #(
         .KEN(1'b1)
     );
 
-endmodule
\ No newline at end of file
+endmodule

sram/verilog/sl_sram.v

@@ -53,7 +53,7 @@ generate
       .VSS  (VSS),
   `endif
       .Q     (RDATA32),
-      .CLK   (HCLK),
+      .CLK   (CLK),
       .CEN   (CEN),
       .WEN   (WEN32),
       .A     (ADDR12),
@@ -73,7 +73,7 @@ generate
       .VSS  (VSS),
   `endif
       .Q     (RDATA32),
-      .CLK   (HCLK),
+      .CLK   (CLK),
       .CEN   (CEN),
       .WEN   (WEN32),
       .A     (ADDR12),